IPLAB разрабатывает полупроводниковые IP-блоки любой сложности — от отдельных RTL-модулей до полных SoC-подсистем. Точно. В срок. По вашим требованиям.
Полный цикл разработки полупроводниковых IP — от спецификации до подготовки к производству.
Проектирование цифровых блоков на Verilog и SystemVerilog. Синтезируемый, чистый и документированный код с учётом ваших временны́х и мощностных ограничений.
Verilog · SV · VHDLSystemVerilog + UVM-окружения, функциональное покрытие, формальная верификация. Полная уверенность в корректности IP до выхода на кремний.
UVM · Formal · SimulationFloorplanning, Place & Route, STA-анализ и sign-off под целевой техпроцесс. Готовые GDSII-базы для передачи на fab.
P&R · STA · DRC/LVSPLL, ADC/DAC, LDO, референсы напряжения и тока, I/O-ячейки. Разработка и характеризация на целевом процессном узле.
PLL · ADC · LDO · I/OПеренос IP на FPGA для ранней системной валидации. Быстрый путь к работающему прототипу до tapeout.
FPGAИнтеграция сторонних IP в SoC-окружение, разработка интерфейсных оберток, AXI/AHB-шинных адаптеров и конфигурационных регистров.
AXI · AHB · APB · TileLinkIPLAB — инженерная команда с глубокой экспертизой в разработке полупроводниковых IP. Мы работаем с ведущими fabless-компаниями и помогаем воплощать самые амбициозные микроэлектронные проекты.
От мобильных SoC до телекоммуникационных ASIC — мы знаем, как превратить вашу спецификацию в работающий кремний.
Мы не привязаны к конкретному вендору EDA или foundry. Выбираем инструменты и техпроцесс исходя из ваших требований — PPA, стоимости и доступности.
Все разработанные IP-блоки передаются вам с полными правами. Никаких роялти, лицензионных ограничений и «чёрных ящиков».
Строгие DRC/LVS-чеки, многоуровневая верификация и sign-off-процессы обеспечивают работоспособность IP с первого раза на кремнии.
Fixed-price проекты, time & material, аутстаффинг инженеров в вашу команду — выбирайте формат, который удобен именно вам.